|
|
이성재ㆍ박경완
머리말
20세기 후반부터 싹트기 시작한 반도체 산업은 꾸준히 성장하여 여러 가지 기술적/산업적 지표의 지수함수적인 양적/질적 향상을 이루어 왔으며, 그 핵심 기술은 반도체 트랜지스터의 소형화 및 집적화 기술이다. 이는 두 말할 나위 없이 소자의 소형화에 의하여, 단위 칩 안에 더 많은 소자를 집적할 수 있고 (고집적화), 소자를 통과하는 전자의 통과 시간을 줄임으로써 속도를 향상시킬 수 있을 뿐 아니라 (고속화), 전자의 양을 줄여서 소비전력을 감소시킴으로써 (저전력화) 성능 향상의 직접적인 견인차 역할을 해 왔다. 실례로서 1971년 최소 선폭 10 ㎛의 트랜지스터를 집적시킨 Intel 4064 마이크로 프로세서를 필두로 1999년 최소 선폭 0.18 ㎛의 Intel Pentium III Xeon 프로세서 칩에 이르기까지 반도체 전자 소자의 소형화 기술은 지난 30년간, 크기에 있어서 50여 배, 집적도에 있어서 약 10,000 배, 칩의 속도에 있어서 약 1,000 배의 향상을 이룩할 수 있었다. 이러한 경향은 계속되어 미국의 반도체 산업협회에서 예측한 바에 따르면, 2009년 최소 선폭이 50 nm 수준으로 축소될 것으로 예상되고 있다.
한편, 이러한 반도체 기술의 비약적인 발전에도 불구하고, 칩을 구성하는 기본 소자인 트랜지스터 구도는 일관되게 MOSFET (Metal-Oxide-Silicon-Field-Effect-Transistor) 구조를 유지하였다. 즉, 전자를 고전적 입자로 취급하여 표류-확산 (drift-diffusion)에 의한 운동 방정식으로 기술되는 기본 동작 원리는 소자를 50배 이상 계속 축소하여 왔음에도 불구하고 일관성 있게 변하지 않았다는 점이며, 이는 상술한 소자의 축소화 기술에 매우 튼튼한 버팀목 구실을 하였다. 그리하여 현재 진행되고 있는 반도체 산업 기술로서 최소 선폭 0.1 ㎛ 세대까지는 무난히 연장될 것으로 전문가들은 보고 있다. 그러나, 0.1 ㎛ 이하의 나노급 MOSFET 기술에 있어서는 극복하여야 할 많은 제조 공정기술의 장애가 있을 뿐만 아니라, 최소 선폭 10 nm 수준의 공간에서는 물리학적인 관점에서 전자가 양자역학적 원리에 의한 운동 효과가 크게 나타나기 때문에 전자를 단순히 독립적인 전하 입자로 취급하였던 고전적인 원리에 바탕을 둔 트랜지스터 동작을 기대할 수 없다.
|
|
반도체 소자의 축소화 기술 한계
근래의 CMOS 구조의 축소화 기술은 기억용량이 1 기가비트까지 개발되고 있으며, 130 nm의 미세선폭으로 4 기가급까지 학회에서 발표되고 있다. 그리하여 기술개발은 지속적으로 진행되어 2012년도에 35 nm의 최소선폭과 1010 cm－2의 집적도로 대표되는 소자가 상품화될 것으로 예측되고 있다. 그러나, 이는 집적도 발전 결과를 연장한 단순 예측이며, 고전물리와 통계에 의한 제어가 매우 곤란한 스케일에 도달됨에 따라, 이를 극복하기 위한 반도체 양자전자소자기술이 필요하며, 본 기술의 올바른 방향을 위하여 기존 기술과 전자소자의 근원적 한계 및 양자효과의 한계들이 우선적으로 검토되어야 한다. 그러나, 나노 소자의 제작 측면에서 나노 양자전자소자와 기존 소자의 제작 공정이 근본적으로는 동일하다고 생각되므로, 공정 기술상의 한계는 동일하다고 하겠다.
1. 기존 기술의 연장 한계
0.1 ㎛ 이하 스케일의 CMOS 기술은 1) 유한한 공핍층 (space charge layer), 2) 터널링, 3) 도핑의 불균일성 문제들로 인하여 그 유용성이 아직 불투명한 실정이다. 또한 소자 제조 기술상의 장애 요인으로는 1) 리소그라피, 2) 게이트 산화막, 3) shallow source/drain extension (~1/4 Lg), 4) halo pocket/ retrograde well 형성 기술 등이 있다. 이러한 점을 바탕으로 Intel은 CMOS 기술의 한계를 표 1과 같이 발표하였다.
이러한 문제점을 해결하기 위한 연구를 몇 가지로 대별하면 1) 유전율이 크고 SiO2를 대체할 만한 게이트 산화막, 2) gate delay를 향상시킬 수 있는 기술, 3) 게이트 산화막과 채널간의 표면 산란을 축소시켜 전자 이동도 (mobility)를 증가시켜 높은 구동 전류 (∼1 mA/
㎛)를 유지시키는 기술 등이다. 또한 배선 (interconnect) 문제에 있어서도
0.180.09 ㎛ 세대까지는 Cu/low-K 물질의 도입과 배선층을 늘려서 해결할 수 있으나 90 nm 이하의 세대에서는 새로운 돌파구가 필요할 것으로 보고 있다.
2. 기술적 한계
집적도와 속도를 높이기 위하여 스케일을 줄이거나 3D 소자가 적용되어야 한다. 그러나 3D는 열방출 문제의 해결이 쉽지 않고, 스케일을 줄이는 데도 한계가 있다. 더구나 100 nm 이하에서 집적회로공정용 형상묘사기술은 확보되지 않은 상태이다. 단, 실험실에서 전자선 묘사기술에 의한 나노기술의 발전에 힘입어 단전자트랜지스터와 이중의 폴리게이트 MOS에서 집적도는 낮지만 선폭 30 nm까지 소자 연구가 진척되어 왔다. 그리하여 스케일을 줄이는 공정상의 기술이 확보된다 하여도 스케일이 작은 소자의 동작특성을 이해하고 관련된 문제점을 극복해야한다. 예를 들면, 최소 채널 폭이 30 nm 이하에서 Zener 항복, 단채널효과, 게이트산화막을 통한 누설전류 문제의 심각성이 문제점으로 제시되어 있다. 그리고 단위동작에 참여하는 전자가 1001000 개 이하가 됨에 따라 스위칭에너지가 작아 열적·양자역학적 간섭이 문제가 된다. 그리고 금속배선에서의 RC 지연시간이 회로상에서 해결되어야 할 문제점 중 하나가 된다.
3. 이론적 한계
첫 번째 한계는 열잡음 문제로 한 비트를 쓰기 위한 에너지는 최소한 kBT보다 커야 한다. 현재 CMOS는 약 106 eV (1010 K)가 평균적으로 사용되며, 상온 동작에 최적 에너지는 약 2 eV로 보고 있다. 두 번째는 양자역학적 한계로 크기가 100 nm 이하에서 에너지가 낮고, 주파수가 높아지면 불확정성 (
E
t≥ħ)의 한계에 도달할 것이다. 세 번째는 허용전력의 한계로 최대의 전력밀도는 100 W/cm2으로 알려져 있어, 현재의 소자구조와 동작으로는 전력소모가 집적도를 높이지 못하게 하는 한계로 작용한다.
또한, 새로운 나노 양자전자소자의 개발 및 상용화에는 천문학적인 비용이 요구되는데, 단위 트랜지스터 당 생산원가를 고려해야 하는 경제적 한계도 무시할 수가 없다. 즉, 나노 소자의 집적화의 부가가치가 한계에 도달하여, 무어의 법칙은 100 nm급 이하가 되는 2010년 부근을 기점으로 기울기가 완화될 것으로 예측된다. 이러한 경제적인 요인도 나노급 구조를 이용하는 양자전자소자 기술의 발전에 큰 영향을 미치게 된다.
|
항 목 |
한 계 |
이 유 |
|
SiO2 gate Oxide thickness |
2.3 nm |
Leakage current < 1A/cm2 |
|
Junction depth |
30 nm |
Resistance, RSDE |
|
SDE under diffusion |
15 nm |
Resistance, RSDE |
|
Channel doping |
VT＝ 0.25 |
Leakage, VD > 4VT |
|
Gate length for IDMax |
80 nm |
Leakage |
|
Gate length for (CV/I)min |
60 nm |
Leakage |
반도체 나노 구조에서의 물리적 현상
나노미터 크기의 공간은 물질의 구성 요소인 원자/분자들의 개별적 공간이며, 구성 요소들의 상호 작용이 양자 역학적으로 복잡하게 얽혀 있다. 즉, 소자의 크기가 0.2 ㎛ 이상에서는 표류-확산 (drift-diffusion)으로 대변되는 고전적 동작 원리가 유효하여 기존의 MOSFET 소자의 동작에 지장이 없으나, 반도체 내 전자의 페르미 파장 (Fermi wavelength) 정도인 20 nm에 이르면 전자의 운동이 양자 역학적인 법칙에 따라 좌우되기 때문에 새로운 동작원리의 전자 소자가 요구된다. 여기서, 고려해야할 반도체 나노 양자전자 소자에 관련한 전자의 양자 역학적인 성질은 다음과 같이 나누어진다.
가) 전하의 양자화 (charge quantization) : 전자 수송의 통로가 수십 나노미터 정도로 좁아지면 전자의 흐름이 더 이상 연속적인 양이 아니라, 더 이상 나눌 수 없는 기본 전하 (fundamental charge; 1.6×10－19 Coulomb)를 단위로 한 전자 개별의 성질이 드러나게 된다. 예로서 단전자 관통 수송 (single electron transport)에서의 쿨롱 봉쇄 현상 (Coulomb blockade) 등이 그것이다.
나) 에너지의 양자화 (energy quantization) : 전자를 속박하는 공간이 수십 나노미터 이하가 되면 그 공간에서의 전자가 존재할 수 있는 상태가 에너지 기준으로 보아 연속적으로 존재하지 않고 불연속적인 간격으로 존재한다. 그러므로 이 공간을 통과하는 전자의 특성 곡선은 상기한 에너지 상태 조건을 만족하는 요구에 의하여 비선형 특성을 보이게 되며 이를 응용한 대표적인 소자로서 공명 관통 소자가 있다.
다) 전자의 파동성/터널링 (wave property/tunneling) : 고전적으로 전자는 포텐셜 장벽(tunneling barrier)이 있을 경우 운동 에너지가 장벽보다 크지 못하면 통과하지 못한다. 그러나 장벽의 크기가 나노미터 정도의 좁은 공간에서는 전자가 근본적으로 파동적인 특성을 가지므로 통과할 수 있는 확률을 가지며, 또한 전자의 파동성에 의한 전자파 (electron wave) 위상의 인위적인 변조에 의하여 전자의 수송을 제어할 수 있다.
반도체 나노 양자 전자소자
이론적인 모델링에 의하면, 이중 게이트 구조를 활용할 경우 10 nm 수준에서도 MOSFET이 작동할 수 있다는 가능성이 발표된 바 있다. 그러나 전자 소자로서 응용을 위한 기본적인 요구사항인 1) 입력단과 출력간의 격리, 2) 높은 전류/전압 이득, 3) 높은 구동성, 4) 낮은 누설 전류 문제를 만족시켜야 하고 또한 시스템적인 차원의 배선과 구조설계 등의 산적한 문제에 대해서는 해결책이 아직 불투명한 실정이다. 따라서 CMOS를 대체하기 위한 나노스케일의 양자 전자소자를 개발하기 위해서는 여러 가지 조건이 충족되어야 하는데, 그 중 하나가 상온에서의 동작이며, 또한 나노스케일에서 양자 효과를 극대화시키는 성능의 향상이다. 반도체 소자를 수십 나노미터 이하로 축소시켰을 때, 양자 효과는 점점 증가하게 될 것이고, 이러한 양자효과를 극대화하여 이용하고자 하는 대표적인 양자효과소자의 연구 현황을 본 절에서 기술한다. 근래에 이르러 대표적인 양자효과 소자로서 단전자 트랜지스터를 들 수 있는데, 이에 대한 여러 가지 특성은 본 특집 중의 "양자점의 전도 특성"을 참조하기 바란다.
1. 단전자 메모리
주요 구조는 플래시 메모리 타입으로서, 대부분 Si-MOSFET과 게이트 산화층에 묻힌 작은 하나 또는 다수의 floating dot으로 이루어진다. 메모리 작동원리는 제어게이트의 신호에 따라, 하나 또는 다수의 전자를 채널로부터 터널링에 의하여 floating dot으로 입출력시킴에 따라 MOSFET의 threshold voltage가 변화하는 데 있으며, 그 결과로서 MOSFET 채널의 전류를 충분히 제어할 수 있어야 한다 [그림 2 참조]. 상온에서 단전자 메모리를 동작시키기 위한 일반적인 조건은 1) 상온에서의 쿨롱 봉쇄효과를 이용할 수 있도록 dot의 크기가 ~5 nm 정도이어야 하며, 2) 비휘발성 메모리 기능과 빠른 응답속도를 상보적으로 갖추기 위하여 터널링 산화막의 두께가 1∼4 nm 정도이어야 하고, 3) dot과 게이트간의 절연을 위하여 제어 산화막의 두께는 ~5 nm 정도, 그리고 4) offset charge의 최소화를 위하여 계면 상태 밀도가 낮아야 한다.
본 구조의 단전자 메모리는 기존의 DRAM에 비하여 다음과 같은 장점을 가지고 있다. 1) capacitor가 필요없는 간단한 구조이기 때문에 수 백 기가 이상의 집적도에 유리하고, 2) 수만∼십만 개의 전자 대신 최대 수 십개의 전자를 입출력시키기 때문에 write/erase 시간을 축소시켜 소자의 스피드의 향상시킬 수 있으며, 3) 50 ns의 write time에 대하여 refresh에 필요한 전력 소모를 micro-watt에서 nano-watt/bit로 감소시킬 수 있다.
현재 진행되고 있는 연구는 크게 나누어 poli-Si을 사용하여 자연 형성되는 nano-dot 및 채널을 이용하는 "폴리 실리콘 단전자 메모리"기술과, 기존의 플래시 메모리를 나노급 크기로 줄인 "나노 플래시 메모리" 기술의 두 가지로 분류할 수 있다.
(1) 폴리 실리콘 단전자 메모리
히다치 연구 그룹에서는 그림 3과 같은 폴리 실리콘 단전자 메모리를 제작하여 특성을 발표한 바 있으며,[1] 이 후 Read/Store 시간이 20/100 μsec.에 이르는 128 Mbit 단전자 메모리의 시제품을 발표하였다.[2] 작동 원리는 그림 4에 잘 나타나 있다. 이는 Si-TFT 기술에 바탕을 둔 기술로서, 매우 얇은 박막의 폴리 실리콘에서 자연적으로 생기는 그레인들을 floating dot과 전류채널로 이용하였다. 그러나, 반 이상의 cell이 작동하지 않는 등, 집적화에 필수적인 특성의 균일성과 신뢰성에서 큰 문제를 나타내고 있다.
(2) 나노 플래시 메모리
IBM 연구 그룹은 그림 5와 같은 상온 동작의 나노결정체 메모리를 제작 발표하였다. 이온 주입과 열처리 공정 또는 화학기상 증착법에 의하여 형성되는 하나 또는 다수의 25 nm 크기의 Si (또는 Ge) 나노결정을 floating dot으로 사용하는 구조이다. Floating dot이 한 개인 경우 문턱 전압의 변화가 0.75 V이었고, 3 V의 충전전압 특성을 얻었다. 또한, 100 ns의 write time 및 긴 retention time (비휘발성을 나타냄) 특성과 기존의 EEPROM에 비하여 적은 동작전압과 저전력 소모가 장점이다.[3,4]
자연 화학 기상 공정과는 다르게 floating dot을 인위적 리소그라피와 후속 공정으로 그림 6과 같은 단일 점 나노 플래시 메모리를 제작하여, 단일 전자 관통에 의한 메모리 동작을 프린스턴대의 연구 그룹이 발표하였다.[5,6,7] SOI (Silicon-on-Insulator) 기판을 사용하였으며, 10 nm 크기 채널 폭의 MOSFET과 7×7×2 nm3 크기의 floating dot을 갖추고 있는 구조이다. 문턱 전압의 변화가 55 mV이고, 충전전압은 4 V였다.
이외에도, 자기정렬 floating dot 구조를 갖고 SET와 FET를 결합시켜 상온 메모리 동작을 보여준 후지쯔 연구그룹의 결과,[8] 고속 RAM을 목표로 MOSFET구조의 게이트를 MTJ (multiple tunnel junction, narrow Si-wire)로 고립시키고 기억노드로 활용하며, MTJ에 측면 게이트를 부착하여 메모리 노드로의 전자의 입출력을 통제하는 캠브릿지대학 연구그룹의 결과,[9] 그리고 SET와 메모리 점 (island)의 구조를 가지며 메모리 점은 MOSFET에 의해 electron reservoir에 연결되어, 플래시 메모리 타입의 단전자 메모리에 비하여 응답속도를 향상시키고 소비전력을 줄이는 장점을 갖는 NTT 그룹 등의 연구가 활발하다.[10]
|
|
|
|
|
|
|
|
|
|
2. 단전자 로직 소자
단전자 회로의 또 하나의 중요한 응용분야는 단전자 트랜지스터 로직 회로이다. 여기에는 현재 두 가지 접근 방식이 있다. 하나는 기존의 디지털 회로에서 FET 소자 대신에 SET를 대치시키는 방식이며, 또 하나는 기존의 회로와는 전혀 다른 새로운 파라다임 (즉 직류 전압 대신에 단전하의 유무에 따라 정보를 코딩)에 근거한 방식이다. 그러나 전자의 경우 전압 이득의 문제점으로 말미암아 상온동작에 필요한 최소크기가 큰 문제로 대두되고 있으며, 이를 해결하기 위한 효과적인 SET구조 설계 및 제작공정에 초점이 맞추어져 연구가 진행되고 있으며, 후자의 경우에는 여러 가지 소자 및 회로 구도가 제안, 시험되고 있는 초보연구 단계이다. SET를 결합한 기본적인 논리회로, 즉 인버터와 NAND/NOR 게이트의 회로도가 그림 7에 나타나 있다. 여기서 중요한 기술적 요소로 1) 입력 단자와 출력 단자는 충분히 격리, 2) 입력 신호의 잡음을 제거하기 위하여 충분한 이득, 3) 개별 소자는 적어도 다른 소자를 구동시킬 정도 (fan-out of 2)의 충분한 구동 능력, 4) 누설전류의 최소 등이 있다.
NTT 연구 그룹에서는 10 nm 크기의 실리콘 dot을 형성 (1 aF) 하여 상온에서 단전자 트랜지스터 작동을 발표한 바 있으며,[11] 그림 8과 같이 SOI 기판을 사용하고 V-PADOX (Vertical Pattern-Dependent Oxidation) 선택 산화법으로서 두 개의 SET를 병렬로 연결하여 inverter의 제작 및 동작 특성을 발표하였다.[12] 또한, multigate SET로서 two-input exclusive-OR (XOR) 소자를 시현하였으며,[13] T자 형태의 Si-wire와 두 개의 게이트를 이용한 삼전류단자 단전자 소자 제작 및 전류의 스위칭 동작을 30 K에서 시현하였다.[14]
|
|
|
|
3. 양자 셀룰라 오토마타 소자
Quantum cellular automata는 배선이 없는 새로운 개념의 정보처리 시스템으로서, 고체를 이용한 전자 소자의 궁극적인 구도일 것이다. 미국의 노틀담 대학의 Lent와 Porod에 의하여 창안된 이 구조의 기본 단위 셀은 아래의 그림 9에 나타나 있듯이 대칭적으로 배열된 4개 또는 5개의 dot으로 구성되며, 정보는 셀안의 2개의 초과(excess) 전자들의 Coulomb 에너지를 최소화시키기 위한 기하학적으로 대칭적인 두 가지의 전하 배치 상태에 의하여 정의되고, 셀간의 쿨롱작용에 의하여 정보 처리/수송이 이루어진다. 기본적인 논리 소자 회로가 위 그림에 열거되어 있듯이 셀들의 배열에 의하여 이루어진다. 이 기술의 장점은, 기존 집적회로에서 대부분의 전력을 소비하는 전류의 단락에 의한 스위칭 대신, 단지 셀 안의 전자 배치를 바꾸는 스위칭을 사용하여 소비 전력을 현저히 낮출 수 있고 고속의 정보처리 가능성이 있다는 장점이 있다. 그러나 본질적으로 정보처리가 ground state가 될 때까지 기다리는 원리에 의해 작동하므로, meta-stable state의 유무, 열적 요동에 의한 영향, local coupling, functional uniformity 정도 등의 문제와, unidirectionality 및 입출력간의 격리 등의 여러 가지 검증 절차가 남아 있다. 따라서 아직 실제 응용까지는 10년 이상의 연구가 필요한 초보 단계에 있으며, QCA-based binary wire (2×3 dots)의 시현을 통하여 polarization propagation의 검증과 단위 logic cell에서의 극성변환 즉 스위칭 동작의 실험적 구현을 노틀담대에서 수행하고 있다[15,16][그림 10 참조]. 또한, 앞서 지적한 QCA의 단점을 보완하기 위하여, 외부에서 전체적으로 전장을 가해 줌으로써 동작 폭을 넓혀주는 여러 가지 로직 회로도 SUNY 그룹에 의해 제안되었으나, background 전하요동에 의한 오작동 발생의 문제는 여전히 남아 있다.
|
|
이 외에도 단전자 소자에서 입출력 단자간의 밀접한 상관 관계를 이용한 Binary Decision Diagram logic device나 양자 효과를 극대화시킨 Quantum Boltzmann Machine neuron device 등이 University of Hokkaido 그룹에 의해 제안되었다.[17,18]
4. 나노 RTD 소자
RTD 소자는 현재까지 개발된 양자역학적 원리에 의한 소자 중에서 기술이 가장 확립되어 있으며 회로에의 응용면에서 볼 때, FET나 BJT 등의 기존 소자와 접목할 수 있는 기술이다. RTD (공명 관통 소자; Resonant Tunneling Device)의 근본 원리는 이중 장벽에 둘러싸인 양자 우물안의 에너지 양자화에 의한 분연속적인 에너지 준위를 통한 전자의 비선형적인 수송 특성을 이용하는 것이다. 1974년 에사키와 창에 의하여 처음 발견된 이후, 반도체 이종 접합 구조 제작법의 발전에 의하여 그림 11의 특성 곡선의 첨두전압과 첨두전류밀도를 조절할 수 있는 수준의 양자 효과 소자로 자리매김 하였다. 응용면에서 볼 때 가장 중요한 특징은 음저항 (NDR, Negative Differential Resistance)과 전기 증폭 현상을 결합하는 것인데, 이를 위한 세 단자를 가진 트랜지스터 소자로 개발되기에 이르렀다. 여러 가지 형태의 RTT가 개발되었는데 평면상의 구조, (a) planar surface tunneling transistor, (b) RTD를 HFET위에 올린 구조, (c) lateral RTT 구조 및 (d, f) side gate로 구현한 구조 등이 그림 11에 나타나 있다. 이 중에서 lateral RTT 구조는 이중 장벽을 기판에 수직으로 형성하고, 전자섬의 에너지 준위를 게이트에 의하여 조절할 수 있도록 한 것으로서 나노미터급으로 축소될 수 있는 양자 소자에 적합하다. 응용면에서 볼 때, 공명 관통 소자는 Digital to Analog Converters (DACs), Clock Quantiser, Shift Register, 극저전력 SRAM에 응용될 수 있다. RTD는 CMOS에 비하여 극히 빠른 DACs를 만들 수 있고, CMOS에 비하여 매우 적은 전력으로 1-100G Hz에서 동작하는 SRAM을 제작할 수 있다.
(1) 공명관통 트랜지스터 메모리
비록 RTT (공명관통 트랜지스터: Resonant Tunneling Transistor)가 기가급 집적까지 아직 요원하고 더 많은 연구 개발이 요구되지만 NDR 성질을 이용한 향상된 기능을 위한 회로가 제안되었는데, 그 중의 하나가 빠른 터널링 현상을 이용한 초고속 저전력 SRAM (Static Random Access Memory)이다. Raytheon Texas Instruments에서는 그림 12에서와 같이 두 개의 RTD를 결합하여 이중 안정의 회로를 구성하고 read HFET를 이용하는 메모리를 제작하였다.[19] 이 메모리의 응답속도는 100 GHz 이상이었으며, standby 소비전력은 50 nW이었다.
(2) 공명관통 트랜지스터 로직
공명관통소자를 로직에 응용하는 가장 큰 이유는 주어진 연산 기능 회로에 대하여 속도를 높이고, 회로의 복잡성을 줄이면서, 비트 수준에서 parallelism을 가능하게 하여 연산 속도를 현저히 향상시킬 목적으로 고안된 것으로, 이를 위하여 multiple-valued logic, threshold logic gates, 또는 functional X-NOR gates를 이용한다. 그림 13에 기본적인 RTD 로직 회로가 잘 나타나 있다.
이러한 목적을 성취하기 위하여 NTT에서는 Monostable- Bistable Transition Logic Element 구조를 이용한 RTT-HFET inverter latch를 제작하여, 35 GHz 동작을 성취하였다.[20] 또한, 휴즈 연구 그룹은 RTD/Schottky 다이오드 구조를 이용하여, XOR 소자를 제작하고 12 GHz 동작 특성을 구현하였다.[21]
|
|
|
|
|
|
|
|
|
5. 양자 간섭 소자
양자 역학적인 특징상 전자는 파동성을 지니고 있고, 이러한 파동성을 극대화하여 적극적으로 이용하고자 하는 연구 개발이 진행 중이다. 나노미터 크기에서의 전자 성질은 쉬뢰딩거 파동 방정식을 만족하는 파동 함수로서 기술된다. 따라서 전자도 맥스웰 파동 방정식을 만족하며 파동의 대표적 성격을 띠는 광자 (빛)처럼 간섭, 회절, 산란 등의 현상을 보이게 된다. 물론 이러한 특징이 나타나기 위해서는 파동의 결맞음을 유지할 수 있는 길이, 즉 위상결맞음길이보다 소자의 능동 부분이 작아야 하고, 이것이 소자화 기술의 가장 핵심이 될 것이다. 이 결맞음 길이는 상온의 반도체에서는 1040 nm에 달할 것으로 생각되므로 소자의 크기가 이 정도 수준까지 작아지면 파동성을 최대한 이용하려는 소자의 가능성도 훨씬 높아질 것이다. 과거에는 극저온에서 결맞음 길이를 크게 한 (수 마이크론 정도) 여러 가지 소자의 가능성을 타진하여 왔다. 이 중에서 소자화를 목표로 가장 연구가 많이 된 소자는 전계전자간섭소자 (electrostatic interference device)이다.[22] 주요 구조 및 원리는 그림 14에 나타난 것처럼 전자의 통로를 둘로 나눈 다음, 전기장을 서로 달리 인가하여 두 통로상의 위상의 변화를 유도한 뒤 다시 만나게 하여 광학의 Young's slit 실험에서와 같은 간섭 현상을 일어나게 하여 전기 저항을 변조시키는 원리이다. 응용면에서 볼 때 이는 1020 nm의 소자 구도에서는 궁극적인 초고속, 고집적, 다기능 (multiple switching)성을 목표로 한 것이며, IBM, NEC, NTT 등의 선진국의 연구 기관에서 기초적인 성격의 연구가 진행되고 있다.
6. 양자 연산 소자
양자 연산 (quantum computing)은 파라다임을 전환시키는 새로운 개념의 연산 방법으로서 초병렬 연산을 가장 큰 특징으로 하는 기술이다. 양자 연산의 능력을 쉽게 보여주는 예로서 소수 인수 분해 (factoring)가 있다. 400 digit의 문제를 현재의 수퍼 컴퓨터로 풀면 백 억년 이상 걸리지만 양자 연산 컴퓨터를 사용하면 수 년 내에 풀 수 있을 정도의 성능이 이론적으로 이미 입증되어 있다 (Shor's algorithm). 그러나 이를 구현하기 위해서는 양자 컴퓨터 시스템의 양자 상태 (quantum state)를 유지해야 하는 이유로 고체 소자로 구현할 경우, 나노급 크기의 소자로서 구현해야 하는 어려움이 있다. 더구나 그 기본 소자인 qubit의 구현조차도 아직 탐구 단계에 있다. 기반적인 기술로서 극저온의 ion trap이나, NMR 또는 high-Q optical cavity를 사용하여 원자/분자 그리고 빛으로서 구도는 부분적으로 구현되어 있는 상태이나, 실용화를 위해서는 고체 소자 (solid-state device)로서 구현하는 것이 시급한 형편이다. 최근 NEC의 Nakamura 그룹에 의해 양자 연산의 고체소자로서는 최초로 그림 15와 같이 초전도 물질로 제작한 qubit의 단위 소자가 시현되어, 파격적인 병렬 연산의 가능성을 지닌 양자 연산 소자의 개발 역시 활발해질 것으로 예측된다.[23] 이 이외에 그림 16과 같이 반도체로 구성한 이중 양자점 (double quantum dot)과 전자의 스핀을 기본 정보 전달체 (qubit)로 사용하려는 구도가 반도체 소자로서 제안되어 있으며 연구가 활발하다.[24]
|
|
|
맺음말
미래의 정보화 사회는 반도체, 컴퓨터, 통신 기술에 있어서 현재의 수준을 뛰어넘는 대용량, 초고속, 저전력 소모, 그리고 신기능성과 같은 성능의 획기적인 개선을 요구할 것이다. 즉, 산업전자 기술 분야의 일반 전자 제품과 통신 기기의 경량화 및 저전력 소비, 정보산업 분야의 컴퓨터 및 통신 기술에 있어서 데이터 전송/처리 속도의 초고속화, 데이터 대용량 저장 기술이 요구된다.
가장 수요가 많을 휴대용 정보 통신 기기에 필수적인 음성인식이나 비디오 codec, 통신 및 연산 등의 기능을 충족시키기 위해서는 메모리, 연산 속도, 소비전력 등이 현재 출시된 제품 수준의 성능에 비하여 1001000배 이상의 향상이 요구되고 있다. 이러한 요구들을 충족시키기 위한 가장 중요한 기술 중의 하나는 소자의 축소화 기술, 즉 반도체 나노 전자 소자 기술인 것이다. 상기한 바와 같이 기존 소자의 단순 축소화는 최소 선폭 50 nm 이하의 크기에서 나타나는 양자 효과로 인해, 고전적 소자 동작의 한계를 초래하는 부정적인 측면을 갖고 있는 한편, 전자의 파동성에 의한 양자 효과를 적극적으로 이용하는 신기능 양자소자의 필연적인 출현을 예고하는 긍정적인 측면도 갖는다. 따라서, 반도체 초미세 구조에서 전자의 양자 효과를 이용하고자 하는 나노 양자전자소자 기술은 단위 전자소자에 고집적, 초고속, 저전력 소비, 신기능성을 구현하게 되어, 기존의 고전적 동작원리에 바탕을 둔 반도체 전자소자를 대체하게 될 것이다. 즉, 미래 정보통신 기본 소자기술인 나노 양자전자소자 기술은 산업계 전체에 큰 파급효과를 주며, 관련 반도체, 컴퓨터, 통신기술 분야의 기반기술이 된다.
본 글에서는 기존의 반도체 소자 축소화 기술의 한계를 살펴보고, 반도체 나노 구조에서 고려해야 할 양자역학적 효과, 그리고 여러 가지 양자소자의 연구개발 근황에 대하여 간략하게 기술하였다. 양자현상을 응용하여 새로운 개념으로 동작하는 신기능 양자소자는 단일소자로의 우수한 특성의 구현 뿐 아니라, 이러한 기본 개념을 병렬연산과 같은 정보처리를 수행할 수 있도록 설계하는 신개념 시스템 구조설계의 발전에 커다란 도움을 줄 것으로 기대한다.
참 고 문 헌
[1] K. Yano et al., IEDM Technical Digest, pp. 541-544 (1993)
[2] K. Yano et al., IEEE International Solid-State Circuits Conference, p. 344-345 (1998).
[3] S. Tiwari et al., Appl. Phys. Lett. 68, 1377 (1996).
[4] J. J. Welser et al., IEEE Electron Device Letters 18, 278(1997).
[5] L. J. Guo et al., IEDM 96, 955 (1996).
[6] L. J. Guo et al., Appl. Plys. Lett. 70, 850 (1997).
[7] L. J. Guo et al., J. Va. Sci. Tech. B 15, 2840 (1997).
[8] A. Nakajima et al., Appl. Phys. Lett. 70, 1742 (1996).
[9] Z. Durrani et al., Appl. Phys. Lett. 74, 1293 (1999).
[10] Y. Takahashi, et al., Electronics Letters 34, 45 (1998).
[11] Y. Takahasi, et al., IEEE Trans. Electron Devices 43, 1213(1996).
[12] Y. Ono, et al., Proceedings of IEDM' 99.
[13] Y. Takahashi, et al., IEDM98, p. 127-130 (1998).
[14] A. Fujiwara, et al., IEDM97, p. 163-166 (1997).
[15] A. O. Orlov, et al., Appl. Phys. Lett. 74, 2875 (1999).
[16] I. Amlani, et al., Appl. Phys. Lett. 72, 2179 (1998).
[17] N. Asahi, et al., IEEE Electron Device Letters 44, 1109(1997).
[18] N. Wu, et al., Appl. Phys. Lett. 72, 3214 (1998).
[19] P. V. D. Wagt et al., IEEE Electron Device Letters 19, 7(1998).
[20] K. J. Chen et al., IEEE Electron Device Letters 17, 127(1996).
[21] W. Williamson, et al., IEEE Journal of Solid-State Circuits 32, 222 (1997).
[22] KyoungWan Park, et al., Phys. Rev. B 51, 13805 (1995);KyoungWan Park, et al., Surface Science 361/362, 751(1996).
[23] Y. Nakamura, et al., LANL preprint, cond-mat/9904003.
[24] D. Loss, et al., Phys. Rev. A 57, 120 (1998).
