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강 태 원
머릿말
인간들의 궁금증의 한계는 어디까지인가? 신이 보지 말라고 하는 밤이나 차폐물 건너의 사물도 보려고 하고(적외선 탐지기를 사용), 듣지 말라고 하는 초음파 영역을 들으려하며 이제는 인간 유전자 지도를 만들어 생명의 신비마저도 조절하려고 하지 않는가. 그러면 생명체의 기관중 가장 복잡한 두뇌도 인공으로 만들 수 있지 않겠는가고 의문을 품어 볼만하다.
인간두뇌와 가장 유사한 기능을 하는 장치가 컴퓨터인바 컴퓨터는 short term storage 기능을 가진 SRAM과 비교적 long term storage 기능을 가진 DRAM이 있어서 보통사람의 두뇌작용 중 짧은 기간 동안의 기억작용을 대신하고, 비휘발성 permanent memory 기능을 가진 magnectic disk가 있어서 사람들이 자기부모를 기억하는 등의 평생 잊지 못하는 기억작용도 대신한다. 또한 컴퓨터에는 연산기능을 하는 CPU가 있어서 사람들이 잔머리를 굴린다고 하는 소위 연산 기능을 하기도 한다.
그러고 보면 컴퓨터야말로 인간두뇌 기능을 한다고 할 수 있지 않은가. 그러나 현재의 컴퓨터 가지고는 인간 두뇌를 대신하기에는 어림도 없다. 실제로 현재 개발된 컴퓨터 칩 내의 cell수는 109 개이고 인간 두뇌의 뇌세포의 개수는 1010 ∼1012개이지만 단순히 cell 개수만 비교할 성질은 아니다. 컴퓨터 칩 내의 cell은 "0"과 "1"만 기억 또는 연산하는 기능을 하는 digital이지만 뇌세포는 digital＋analog 기능을 가지고 있어서 앞으로 개발해야 할 컴퓨터 cell의 기능을 digital＋analog 기능을 갖도록 하든지 아니면 뇌세포가 가진 기능을 수행할 수 있도록 digital cell인 반도체소자 개수를 늘리던지 해야만 한다. 이 목적을 위해서 적어도 1015개 이상의 반도체소자가 필요할 것이라고 말한다. 결국 이러한 인공두뇌를 만들겠다는 인간의 염원은 반도체 칩에 얼마나 많은 반도체 소자를 집적화 하는가 하는 기술에 달려 있다.
1947년 Bell 연구소에서 Bipolor transistor가 처음으로 개발되면서부터 반도체소자 연구가 시작되었으며 1958년 일정크기의 반도체 칩 속에 이 반도체소자들을 집적시키고 1971년 첫 microprocessor가 발견된 이후 해가 갈수록 집적화 정도가 늘어나게 되었다. 그 늘어나는 정도를 지켜본 인텔의 공동 창업자인 Gordon Moore가 반도체 칩에 집적시킬 수 있는 반도체소자의 숫자가 18개월마다 두배가 된다는 소위 Moore의 법칙을 제시하게 되어 현재까지 30년 동안 반도체 소자 분야에서 깨지지 않는 법칙으로 알려져 왔다. 반도체칩 속에 집적시키는 반도체 소자는 사실 기억 및 논리소자이며 이들은 binary bit으로서 최소 증가율이 22＝4배로 증가하게 된다. 기억 용량이 4배로 늘어난다고 cell 한 개의 크기가 ¼로 줄어들지는 않고 기술상 cell 한 개의 크기는 ⅓로 줄어들고 따라서 chip의 크기는 1.5배 증가하며 소자의 선폭(design rule)은 0.6배 줄어든다. 그런데 Moore의 법칙은 언제까지 지켜질 것인가, 즉 반도체 소자를 얼마까지 축소시킬 수 있는가가 관심의 초점이다. 축소를 어느 정도 시키면 여러 가지 문제점이 대두되며 예로서 DRAM에 필요한 capacitor 두께가 절연파괴 이하로 내려갈 수 없다는 문제와 또한 소자의 선폭이 줄어들면서 쪼여주어야 하는 광원의 파장이 짧아져야 하는데 resolution에 한계가 있다는 문제 등 모두 물리학적인 관점에서 해결해 주어야 하는 것들이다. 여기서 고집적화가 되면서 현재 물리학적으로 또는 기술적으로 부딪힌 한계가 무엇인지 살펴보기로 하자.
Si 소자에서의 critical issue
현재 반도체소자 특히 CMOS의 집적화에 있어서 물리적으로 또는 기술적으로 부딪힌 한계는 보는 관점에 따라 다르겠지만 크게 나누어 다음과 같이 네가지로 나누어 설명할 수 있다.
1. 재료물성의 한계
2. 축소의 한계
(1) Device scaling law
(2) Gate oxide
(3) Hot electron
(4) Fluctuation of doping atoms
(5) S/D junction depth
3. 소자 공정의 문제점
4. 기본적인 한계
이들 한계를 고려해 현재 반도체 산업계에서 issue가 되고 있는 sub-100 nm MOSFET의 경우 무엇이 얼마나 줄어드는지 살펴보기로 하자.
1. 재료물성의 한계
재료가 갖는 물성의 한계는 어쩔 수 없는 것이므로 소자 설계시 감안해야 하는 필수 조건이다. a) 상온에서 Si의 mobility는 전자의 경우 대략 1500 cm2/V·sec이고 정공의 경우 450 cm2/V·sec이며GaAs의 경우는 각각 8500 cm2/V·sec, 100 cm2/V·sec이다. 이들 값은 소자의 transconductance gm과 관련이 있고, gm ∝ μnCoxW/L( 그림 1 참조)이므로 설계된 소자의 gm을 알기 위해서는 mobility μn의 값을 알아야 하는 것은 자명한 일이다. 그러나 다음에 언급할 축소로 인해 발생하는 short channel에서는 surface scattering 등의 영향이 심각해져서 mobility가 감소되기도 한다. b) 열전도도가 Si의 경우 1.5 W/cmK이며 GaAs의 경우 0.46 W/cmK이다. 이것을 감안하여 1 GHz clock frequency의 CMOS를 설계할 때 10 W/cm2의 열을 방열할 수 있다면 108 Tr/cm2를 집적할 수 있게 된다. 이것은 방열기술이 집적도 향상에 그만큼 중요하다는 뜻이며 기판을 backside lapping하고 냉각장치를 CPU 칩보다 더 크게 설계하는 등의 노력을 기울인다.
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2. 축소의 한계
(1) Device scaling law
소자를 축소하는 규칙을 device scaling law라고 하며 예로써 1 ㎛ gate length를 0.7 ㎛로 축소할 때 scaling factor S는 S＝1 / 0.7＝1.43이 되어 축소를 하게 되면 S는 항상 1보다 커진다. Device scaling law에는 constant electric field(CE), constant voltage(CV), quasi- constant voltage(QCV) scaling 등이 있다. 이중 CV, QCV scaling은 hot carrier에 의한 효과 때문에 신뢰도에 문제가 있을 수 있으므로 대부분 CE scaling을 사용한다. Electric field가 일정해야 하므로 lateral dimension인 length(L)와 width(W)가 L/S 및 W/S로 축소될 뿐만 아니라 vertical dimension인 gate oxide thickness(Tox)와 junction depth(Xj)도 Tox/S와 Xj/S로 축소되어야 한다. 이렇게 scaling factors에 의해 축소된 결과 time delay는 1/S로 짧아지며 packing density는 S2에 비례하고 device 1개당 power는 1/S2에 비례하게 된다. 이러한 축소의 결과 memory density가 매번 4배씩 증가하는데 반해 logic circuit density는 금속배선의 lithography 공정이 까다로워 scaling rule이 소자를 따라가지 못하기 때문에 23배씩 밖에 증가하지 못한다.
(2) Gate oxide
이렇게 축소를 한없이 할 수 있겠는가 라는 의문이 나온다. 여기에는 몇 가지 한계가 있는바 우선 gate oxide 두께는 20 Å 이하가 되면 carrier가 직접 tunneling되어 capaticive coupling이 깨지게 된다. 그림 2는 gate oxide를 통하여 inversion layer로부터 tunneling 되는 전류를 이론적인 값과 실험적인 값을 plotting한 결과이다. 이 결과로부터 gate voltage를 1 V 인가했을 때 gate oxide의 두께는 최소 20 Å은 되어야 한다는 것을 알 수 있다. gate oxide와 관련하여 또 한가지 고려해야만 되는 사항이 그림 3에서 보는 바와 같이 S/D 영역과 gate가 중첩되는 지점에서 tunneling이 일어난다는 것이다. 이것은 심지어 gate 전압을 걸지 않은 상태에서도 drain에 bias 전압을 걸기만 하면 일어나는 현상이고 이와 같은 현상은 소자의 축소에 따라 일어나는 심각한 현상임에 틀림이 없다. 이와 같은 tunneling문제를 해결하기 위해서는 유전상수가 큰 gate 절연막을 개발해야 한다. 유전상수
r＝3.9인 SiO2의 경우 gate 두께는 최소 20 Å이 되어야 하지만
r＝7.5인 Si3N4의 경우 같은 효과를 내기 위해서 필요한 두께가 38.5 Å 정도이므로 tunneling 문제에 다소 여유가 있다.
(3) Hot electron
축소 때문에 생기는 다음으로 고려해야 하는 문제는 short channel 때문에 원래 doping level보다 고농도로 doping(1×1018/cm3) 된다는 것이다. 이 문제 또한 심각한데 고농도 doping level로 인하여 depletion width가 300 Å이 되고 전자의 mean free path가 100 Å이므로 그 결과로 ballistic transport의 확률이 높아지며 따라서 hot electron이 생긴다. 이 hot electron들은 gate 산화막으로 뚫고 들어가 leakage를 만드는 원인이 된다. CMOS에서 depletion width의 한계는 100 Å일 것이라는 것이며 그 이하가 되면 기판에서 drain으로 흐르는 전류의 한계가 된다.
(4) Fluctuation of doping atom
Short channel이 되면서 발생한 심각한 현상 중 하나는 long channel에서는 문제가 되지 않았던 channel 내에서의 doping atom의 fluctuation이다. cm3당 1×1018개의 doping atom이 존재하므로 dopant atom들의 간격은 100 Å 이하가 된다. 그림 4에서 보는 바와 같이 channel이 짧아지면 dopant atom의 수가 들쭉날쭉하게 되고 dopant atom이 어디에 위치하느냐에 따라 channel이 생기게 하는 전압 Vt가 민감하게 달라진다. 이 random fluctuation에 의한 영향을 줄이는 방법은 low-high retrograde doping을 하던지 얇은 undoped Si channel을 사용하면 해결할 수 있다. 그러나 undoped channel을 사용하는 경우 Vt를 조절할 수 없다는 문제점이 있으며 또 다른 해결방안은 Vt가 gate material의 work function에 의존한다는 것을 이용하는 것도 한 방안이다.
(5) S/D junction depth
현재 S/D의 junction depth는 ion- implantation을 하고 연속적으로 열처리를 하는데, 현재 열처리 방법에 의하면 S/D영역으로부터 dopant들이 gate 아래 부분으로 파고 들어오게 된다. 이 현상은 short channel의 경우 매우 심각한 영향을 주게되어 S/D에 steep doping profile이 필요하며 이를 위해 새로운 열처리 방법이 요구된다.
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3. 소자 공정의 문제점
소자공정의 문제점은 앞에서 언급한 축소의 한계의 일부이긴 하지만 주로 소자공정시 나타나는 critical issue를 요약하면 다음과 같다.
1) Lithography
2) Etching . . . Undercut, Sidewall, Shrinkage
3) Doping technique . . . Ion implantation
4) Thin film deposition . . . CVD, PVD, Epi
5) Base substrate . . . Crystral growth, SOI, SOS
6) Defect control . . . Ultra clean environment
축소에 따라 가장 민감한 것이 lithography이며 지금까지는 빛을 사용하여 photo-resistor를 감광시키는 photo lithography 방법을 사용하여 왔다. 이 방법은 shadow mask의 투명한 사이를 빛이 통과하여 photo-resistor를 감광시키는 것인데 이 shadow mask 사이가 sub micron이므로 resolution을 고려해야만 된다. resolution은 λ/(NA)이고 여기서 numerical aperture로 알려진 NA＝0.6이므로 더 좋은 resolution을 얻으려면 더 짧은 파장의 빛을 사용해야 한다. 그러나 빛으로는 아무래도 resolution에 한계가 있고 0.1 ㎛ 이하에서는 X-ray나 e-beam을 사용해야 될 것으로 예상된다. 1에 여러 가지 lithography 방법과 그 특성에 대해 요약해 놓았다.
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Energy |
Speed |
Feature Size |
Mask |
Maturiy |
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e-Beam |
50-100 keV |
slow |
100Å |
No |
Yes |
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Optical |
DUV/248nm |
fast |
2000Å |
4x, 5x |
Yes |
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FUV/193nm |
fast |
1500Å |
4x |
No |
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EUV/130nm |
fast |
1000Å |
4x ? |
No |
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X-Ray |
1nm |
fast |
500Å |
1x |
No |
4. 기본적인 한계
위의 한계를 모두 극복했다고 해도 다음과 같은 어쩔 수 없는 한계가 있다.
1) 열역학적으로 보면 유한한 온도는 모든 물리계에서 영향을 준다는 것이다. 따라서 switching energy가 thermal energy kT보다 커야 하며 현재 power supply는 1∼2 V이고 300 K에서 kT＝0.026 eV이다. 이 값으로만 비교하면 operating voltage가 kT보다 약 40배 크지만 열역학적으로는 이 큰 에너지 차이에도 불구하고 thermal noise의 영향을 받기 쉽다는 것이다.
2) 빛속도보다 빠르게 할 수는 없다는 것이다. 즉 signal velocity는 C＝3×1010 cm/sec보다 느리다는 것을 감안해야만 한다. Si에서 critical drift velocity가 1×107 cm/sec이며 전자가 channel을 통과하는 시간인 transit time은
0.1 ㎛ FET에서
＝d/v＝10－12 sec로 transit time 에는 절대적인 한계값이 있다는 것이다.
3) 양자역학의 법칙을 따른다는 것이다. 즉 switching time은 불확정성의 원리에 의해
t＞h/
W (＝10 femto-sec＝1×10－14 sec at 1 V)로서 device에 입력이 인가된 후 출력이 발생하는 지연시간인 gate delay는
t보다 작을 수 없다는 것이며 현재 Si의 경우 5 pico-sec이다. 또한 양자효과 때문에 channel의 두께가 50 Å 이하로 되면 Vt 조절이 곤란해진다는 문제도 고려해야만 한다.
sub-100nm MOSFET의 예
이제 축소된 결과의 예로 현재 반도체 산업체에서 issue가 되고 있는 sub-100 nm MOSFET의 경우 무엇을 줄여야 되는가 살펴보자. a) n-type Si의 critical field가 15 kV/cm인바 critical field 이하의 전압이 되려면 1.5 V 이하의 power supply를 인가해야만 된다. b) 인가된 power supply 1.5 V는 다시 channel을 생기게 하는 전압 Vt와 나머지 회로를 구동시키는 전압 Vdd로 나뉘는 바 long channel device의 경우에 Vt와 gate length는 무관하지만 100 nm 정도의 short channel로 되면서 channel edge에서의 charge sharing에 의해 Vt가 감소하게 되며 100 nm의 gate length의 경우 Vt가 0.3 V 정도가 된다. c) Vt는 Vt＝VFB＋Qb/Cox로 표시가 되며 여기서 flat band voltage VFB는 ion implantation 등으로 조절이 가능하므로 Vt는 결국 Qb/Cox에만 의존한다. 여기서 Cox∝
ox/tox이므로 Vt가 0.3 V 이하가 되면 oxide thickness tox는 30 Å보다 얇아야 한다는 결론이 나온다. 이들 결과로 ① 소자에 미치는 영향은 gate에 전압인가 후 drain에서 신호가 출력될 때까지 시간인 gate delay는 늦어지게 된다. 그 이유는 gate delay
는
∝RC인바 gate가 얇아지면 C가 커지므로
가 커지는 결과가 된다. 또한 ② Vt가 낮아지므로 leakage current는 커지며 ③ ①과 ②로 인하여 power dissipation은 커지게 된다. 결론적으로 circuit performance와 chip power를 최적화시키기 위해 낮은 Vdd와 높은 Vt 사이에서 최적조건을 찾아야 하는 것이 문제이다.
예상되는 차세대 반도체 소자
이상 CMOS를 중심으로 Si 반도체 소자의 현재 문제가 되고 있는 현상에 대해 물리학적인 관점에서 살펴보았다. 그러나 앞에서 언급한 hot electron, gate oxide, dopant의 fluctuation, leakage 등을 모두 극복한다고 하더라도 Moore의 법칙대로 집적화가 지속된다면 2010년에는 반도체 소자의 크기가 20∼30 nm 정도가 되며 이렇게 되면 소자는 양자 현상이 나타나게 되고 기존에 적용했던 설계법칙을 변경하지 않을 수 없게 된다. 또한 Keyes의 법칙에 따르면 논리회로의 1비트당 로직변화에 필요한 에너지가 점점 줄어들어 상온에서의 thermal fluctuation인 26 meV에 접근하여 논리 "0"과 "1"을 구별하지 못하게 될지도 모르게 된다. 또 한가지 심각하게 고려해야 한다는 것이 소자의 금속배선이다. 집적도가 늘어남에 따라 배선밀도는 기하급수적으로 증가하게 되어 여기서 나오는 열 방출로 인하여 기존에 알려진 금속배선 방법이 쓸모 없게 될지도 모른다는 우려이다. 이러한 우려 때문에 2010년을 대비한 연구가 진행 중이며 그 연구 종류를 나열하면 다음과 같다.
1) Nano-CMOS
2) Single electron transistor
3) Quantum bit(qubit)
4) FRAM
5) Carbon nano-tube
6) Single molecular device
7) Spintronics
맺음말
1947년 Bipolar Tr이 개발되고 부터 반도체 소자개발에 물리학이 절대적인 역할을 하여 온 것이 사실이며 앞에서 논의한 것처럼 현재 문제점이 된 issue도 물리학적인 관점에서 해결하려고 하는 것을 알 수 있었다. 그러나 앞으로 개발될 예정인 반도체 소자들은 양자역학적인 이해가 없어서는 한 걸음도 전진할 수 없게 될 것이 자명한 일이다. 부존자원이 전무한 우리나라에서 현재 수출 효자 노릇을 해온 DRAM 분야의 영광을 지속하고 10년 후에 예측된 반도체 소자에 대한 원천특허를 획득해 놓는 일이 국가 발전에 얼마나 중요한 일인가를 감안할 때 많은 물리학자들이 이 분야에 관심을 가져 줄 것을 기대한다. 끝으로 많은 가르침을 주신 IBM의 이영훈 박사에게 감사를 드린다.
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강태원 교수는 동국대학교 이학박사로서 1981년부터 동국대학교 이과대학 물리학과 교수로 재직하여 왔고 1999년부터 한국과학재단 지정 "양자기능반도체연구센터" 소장으로 재직 중이다. |
